Posición híbrida en Barcelona (4 días en oficina y 1 en casa) a través de Hireroo para un socio del sector de semiconductores. Será responsable de la integración RTL a nivel superior de SoC: integrará clústeres de CPU, memoria, aceleradores, periféricos y propiedad intelectual externa, conectará subsistemas mediante interconexiones y NoC (AXI, APB, CHI), integrará IO de chip y pads, mantendrá restricciones SDC con diseño físico y llevará los diseños integrados por comprobaciones, resolución de incidencias y tapeout. Se piden más de 8 años en diseño digital o de SoC, Verilog/SystemVerilog, haber participado en al menos un tapeout, lint, CDC y RDC, y conocimientos de Python y C. Se valora solo experiencia directa en integración, no únicamente verificación.
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