Rol técnico de liderazgo para asumir el diseño RTL de nivel superior de SoC de alto rendimiento. Lidera la integración de clústeres de CPU, subsistemas y propiedad intelectual de terceros, define las arquitecturas de reloj y reset, guía y planifica el trabajo de un equipo de ingenieros RTL y actúa como punto de contacto con arquitectura, verificación y diseño físico hasta el tape-out. Se exige titulación en ingeniería eléctrica, electrónica o informática, al menos 8 años en diseño digital o de SoC, dominio de SystemVerilog o Verilog, trayectoria liderando la integración de nivel superior y participando en tape-outs, y conocimientos de distribución de señales, integridad de señal, interfaces con componentes externos y protección ESD. Requiere permiso de trabajo vigente en España o pasaporte de la UE. Hay que contactar con la consultora para recibir la descripción completa.
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