Ingeniería de diseño lógico sénior en Ciklum, con un cliente que desarrolla sistemas de control y medición para computación cuántica. Diseñará e implementará módulos RTL configurables de baja latencia con SystemVerilog para plataformas de control basadas en FPGA y ASIC, optimizará temporización, latencia, recursos y consumo, hará síntesis lógica y análisis estático de temporización, colaborará con verificación, software y hardware e integrará IP digital propia. Se piden grado en ingeniería eléctrica, informática o similar, al menos 4 años en diseño lógico FPGA o ASIC, dominio de SystemVerilog y conocimientos de cruces de dominio de reloj. Se valora experiencia con plataformas AMD/Xilinx. Equipo con base en Málaga, en modalidad híbrida. Nota para revisión: la oferta pide un mínimo de 4 años; se incluye por el título sénior, a verificar.
¿Esta oferta ya no está activa?
Si ya no acepta candidaturas, avísanos y la revisaremos.